AMD 在最近的一次技术会议上向外媒分享了一些细节。据介绍，这颗 Chiplet芯片仍采用 7nm 工艺，但峰值带宽提高到了2.5 TB / s，而初代 3D V-Cache 峰值带宽为 2TB /s。

此外，我们还拿到了 AMD Ryzen 7000 处理器的新型 6nm I / O 芯片的新图片和参数。

总的来说，AMD 第二代 3D V-Cache 技术比第一代技术再次向前迈出了一大步。

首先，AMD 的 3D V-Cache 技术将一颗额外的 L3 SRAM 芯片直接堆叠在计算芯片 (CCD) 芯片的中心，从而将其与温度较高的核心隔离开来。这颗芯片为它带来了 96MB 3D 缓存，从而提高了对延迟敏感类应用程序的性能表现，比如游戏。

AMD 在2023 年国际固态电路会议 (ISSCC) 上展示了一些关于第二代 3D V-Cache实现的新技术，并就 Zen 4 架构进行了演示。

AMD 上一代 3D V-Cache 将 L3 SRAM 芯片堆叠在 7nm Zen 3 CCD 上，而新一代的 L3 SRAM 芯片依然坚持采用了 7nm 工艺，但它需要堆叠在更小的 5nm Zen 4 CCD 上。这就造成了尺寸不匹配，因此需要进行一些修改，最终大幅提高了其晶体管密度。

第二代芯片第一代芯片5nm Zen 4 CCD7nm Zen 3 CCD尺寸36mm241mm266.3mm280.7mm2晶体管数约 47 亿47 亿65.7 亿41.5 亿晶体管密度约 1.306 亿约 1.146 亿约 9900 万约 5140 万

与之前一样，这颗额外的 L3 SRAM 缓存带来了 4 个 clock 的时钟信号延滞，但 L3 芯片和基本芯片之间的带宽增加到 2.5 TB / s，比之前的 2 TB / s 提高了 25%。

这颗 L3 SRAM 芯片通过两种类型的 TSV 硅通孔连接到基础模芯片部分。其中 Power TSV 负责传输能量，Signal TSV 负责传输数据。

在第一代L3 SRAM 芯片设计中，两种类型的 TSV 都位于基础芯片的 L3 区域，然而随着 5nm 工艺的改进，基础芯片上的 L3 缓存部分的面积现在有所减少。因此，即使 7nm 的 L3 SRAM 芯片面积更小，它现在也与 L2 缓存 (前一代只重叠了 L3 缓存部分) 发生重叠，所以 AMD 不得不改变基本芯片和 L3 SRAM 芯片中的 TSV 连接设计。

随着基础芯片上 5nm L3 高速缓存部分晶体管密度增加，AMD 不得不将 Power TSV 从 L3 扩展到 L2 区域。

对于基础芯片，AMD 在 L3 缓存、数据路径和控制逻辑上实现了 0.68 倍的有效面积缩放（与旧的 7nm 芯片相比），因此 L3 缓存中 TSV 物理空间更小。

Signal TSV 依然保留在基础芯片上的 L3 缓存区域内，但 AMD 通过应用从第一代设计中学到的知识以及 DTCO 改进，将 L3 缓存中的 TSV 区域缩小了 50%，以减少新接口设计中的额外电路。

IT之家提醒，AMD 的 3D 芯片堆叠技术基于台积电的 SoIC 技术，而台积电的 SoIC 是无凸点的设计，这意味着两个芯片之间的连接不会使用微凸块或焊料。AMD 表示，它使用了相同的基本键合 / 粘合工艺，并进行了持续的工艺和 DTCO 改进，但最小 TSV 间距并未改变。

此外，L3 SRAM 小芯片也与 CPU 内核保持在同一功率区域，因此无法独立调整。也正因为电压不能超过~1.15V，所以配备缓存的小芯片的频率也不会太高。

6nm I / O 芯片-Ryzen 700012nm I / O 芯片- Ryzen 50006nm I / O 芯片 EPYC尺寸117.8mm2125mm2386.88mm2晶体管数33.7 亿20.9 亿110 亿晶体管密度~2860 万~1670 万~2980 万